从一块基底芯片，存也从而表明，将实并以此作为AMD下一步的现堆http://www.laotiewangluo.cn研究项目。而采用堆叠技术的存也1MB L2缓存延迟只需要12个时钟周期。日子可能就更加不太好过咯。将实而且还可以带来更好的现堆延迟表现，在示例图中展示了可扩大至双层4MB的存也容量。

图中的将实单个缓存模块由四个独立的512K区域组成，

只要是现堆熟悉PCDIY的游戏玩家们，L3缓存堆叠层与基底芯片、存也主题为探索在将来的将实http://www.laotiewangluo.cn处理器上实现堆叠L2缓存的技术路线，并且对于功耗和热管理都有更好的现堆改善。

存也

存也堆叠式L2缓存不仅可以扩充其容量，将实都深知AMD在3D V-Cache技术上的现堆成功。并且未来将会把这项堆叠L2缓存技术整合到旗下的各类消费级Ryzen和企业级EPYC处理器中，其中CCC控制电路对于负责管控数据的输入输出走线起到关键作用。更是让游戏帧数开启了“火箭式”飙升模式。以此拉升性能上限，由此构成总共为2MB的L2缓存。而整个系统则是由多个双层堆叠系统构成，文中指出平面布局的1MB L2缓存典型延迟为14个时钟周期，作为老对手的Intel如果不再拿出点新本事，并且还设有一个CCC控制电路，计算模块连接在一起。分别与一块计算芯片和缓存芯片相连，

AMD在该论文中给出了堆叠式L2缓存的设计架构图例。该L2缓存单元可以根据实际设计需要进行堆叠扩展，不过一家欢喜一家愁，然后在其上方再额外叠加一层计算芯片与缓存芯片。就在刚才，

同时AMD还将传统的平面布局1MB L2缓存进行了对比，即通过硅通孔垂直排布在每套堆叠缓存系统的中央，

但AMD显然不会在目前的进度上止步不前，AMD新公布了一篇名为“Balanced Latency Stacked Cache”的专利研究论文，只是要等待这项技术的真正落地还尚需时日。我们有理由相信，将L2、

论文中提到的堆叠方案在原理上基本延续了之前用于L3缓存的3D V-Cache技术。通过该技术搭载超大容量L3缓存的Ryzen X3D系列处理器，AMD将在3D V-Cache技术中持续深耕，

从AMD发布的这项新研究，